研發階段/n主要研究支持神經網絡芯片的設計自動化工具及FPGA驗證系統,設計自動化工 具本身針對ASIC和FPGA都適用。 項目主要研究:(1)研究基于模型層的設計空間探索方法;(2)研究可重構 神經網絡硬件單元抽象和歸約方法;(3)開發面向嵌入式、功耗約束下的FPGA神 經網絡芯片系統,突破神經網絡芯片設計小型化遇到的關鍵難題。本項目提出的自 動綜合工具至少支持CNN 等兩類不同神經網絡拓撲,支持Caffe配置文件prototex 拓撲描述語言,生成的FPGA芯片,性能比CPU快1個數量級,能效比
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