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隨著人工智能、大數據、物聯網、區塊鏈等新一代信息技術興起，數據量呈現爆炸式增長，傳統計算系統的算力難以滿足海量數據的計算需求。與此同時，摩爾定律逐漸放緩，單純依靠提高集成度、縮小晶體管尺寸來提升芯片及系統性能的路徑正面臨技術極限，通過引入憶阻器新器件、模擬計算新范式、存算一體新架構，將拓展出全新的高性能人工智能芯片與系統，實現計算能力的飛躍。 目前被廣泛使用的經典馮·諾依曼計算架構下數據存儲與處理是分離的，存儲器與處理器之間通過數據總線進行數據傳輸，在面向大數據分析等應用場景中，這種計算架構已成為高性能低功耗計算系統的主要瓶頸之一：數據總線的有限帶寬嚴重制約了處理器的性能與效率，且存儲器與處理器之間存在嚴重性能不匹配問題。憶阻器存算一體系統把傳統以計算為中心的架構轉變為以數據為中心的架構，其直接利用阻變器件進行數據存儲與處理，通過將器件組織成為交叉陣列形式，實現存算一體的矩陣向量乘計算。憶阻器存算一體系統可以避免數據在存儲和計算中反復搬移帶來的時間和能量開銷，消除了傳統計算系統中的“存儲墻”與“功耗墻”問題，可以高效、并行的完成基礎的矩陣向量乘計算，未來極有潛力成為支撐人工智能等新興應用的核心技術。 清華大學吳華強教授團隊實現了材料與器件、電路設計、架構和算法的軟硬件協同等多方面原始創新，解決了系統精度損失等被廣泛關注的難題： 材料與器件創新。科研團隊選擇了電學特性穩定的二氧化鉿作為憶阻層核心材料，提出了通過插入少量氧化鋁層來固定離子分布、抑制晶粒間界形成的新理論，提出了引入熱增強層的新原理器件結構，成功抑制了憶阻器非理想特性的產生。 電路設計創新。開發了一套憶阻器與晶體管的混合電路設計方法，提出“差分電阻”設計思想，采取源線電流鏡限流設計，抑制了憶阻器電路中可能產生的各種計算誤差。 算法創新。提出了混合訓練算法，僅用小數據量訓練神經網絡并只更新最后一層網絡的權重，即可將存算一體硬件系統的計算精度達到與軟件理論值相同的水平。 “技術鏈”創新。從“單點技術突破”拓展到“技術鏈突破”，開發了針對憶阻器存算一體芯片的電子設計自動化（EDA）工具，打通了從電路模塊設計到系統綜合再到芯片驗證的設計全流程。 上述理論和方法發表于《自然》《自然·納米技術》《自然·通訊》等國際頂級期刊，以及被譽為“集成電路奧林匹克”的“國際固態電路大會”等頂級學術會議。研究成果被“國際半導體技術路線圖”和30多部綜述文章長篇幅引用。團隊已在該研究方向申請國內外專利72項，其中30項已獲得授權，知識產權完全自主可控。 團隊已研制出全球首款憶阻器存算一體芯片和系統，集成了8個憶阻器陣列和完整的外圍控制電路，以更小的功耗和更低的硬件成本大幅提升了計算設備的算力。全系統的計算能效比當前主流的人工智能計算平臺——圖形處理器（GPU）高兩個數量級。團隊還設計了一款基于130nm工藝研制的完整憶阻器存算一體芯片，在MNIST數據集上計算速度已超過市面上28nm工藝的四核CPU產品近20倍，能效有近千倍的優勢。

項目成果/簡介:隨著人工智能、大數據、物聯網、區塊鏈等新一代信息技術興起，數據量呈現爆炸式增長，傳統計算系統的算力難以滿足海量數據的計算需求。與此同時，摩爾定律逐漸放緩，單純依靠提高集成度、縮小晶體管尺寸來提升芯片及系統性能的路徑正面臨技術極限，通過引入憶阻器新器件、模擬計算新范式、存算一體新架構，將拓展出全新的高性能人工智能芯片與系統，實現計算能力的飛躍。

01項目背景 片上網絡將片上路由器按照一定的拓撲結構互連，從而構成一個片上微網絡結構。不同功能的IP核通過網絡接口NI接入到片上網絡中來，網絡接口對IP核發送的數據進行數據封裝，形成固定格式的分組。片上路由器根據分組的目的地址信息，將數據分組在網絡中正確的傳輸到目的IP核。片上網絡可以為系統中任意一對IP核之間實現透明的數據通信。互連網絡中的一些控制協議，例如流量控制機制、路由算法、任務調度機制、服務保障機制等，都可以應用到片上網絡中來，以提高系統的通信效率。由于片上網絡采用分組交換，IP核之間數據通信的基本數據單元是分組，不同的分組根據目的地址信息在網絡中獨立傳輸。片上網絡技術能夠有效的克服基于總線結構的片上系統在大規模集成下的瓶頸，在時延、吞吐、功耗、可擴展性和可靠性等方面體現出了巨大的優勢。多核，多片架構將成為芯片設計的發展趨勢。 處理器多芯片之間的通信已經成為制約系統性能的瓶頸，處理器之間進行數據交互的能力或將成為下一個集成電路發展的關鍵技術指標。針對不同應用場景和性能要求，根據各自的架構設計出更適合的高效而可靠的片間互連(NetworkonPackage，NoP)協議，將使得集群芯片的性能得到進一步優化。 02項目簡介 研究基于路由交換的異構計算系統算力擴展總體架構，包含異構計算資源節點之間、片上交換路由與片上處理資源之間、片上處理資源與外部接口之間的互連結構與互連拓撲，如圖3所示。 設計與物理層解耦的輕量級網絡架構，使之可以在不同的物理連接方式之上靈活的構建多種拓撲的網絡。針對機載計算任務的算力提升需求，研究異構計算節點的算力擴展問題，通過基于路由交換的、可擴展的互連構建異構計算系統，采用輕量化互連協議實現異構計算節點的低延時、高帶寬互連，驗證基于路由交換的異構計算系統對于特定應用的高速并行分布式處理效果。本系統的主體思想是將片上網絡（NetworkonChip，NoC）互連協議擴展到片間互連（NetworkonPackage，NoP），實現芯片內部計算資源到集群芯片的延伸。

本發明公開了一種磁隧道結及其制備方法。磁隧道結包括第一 電極層，以及依次形成在第一電極層上的第一磁性層、絕緣隧穿層、 第二磁性層和第二電極層；第一磁性層和第二磁性層至少其中之一為 CoFe(R)/FePt 結構；CoFe(R)/FePt 結構由 CoFe(R)層和 FePt 層疊加而 成，CoFe(R)層較 FePt 層靠近所述絕緣隧穿層；CoFe(R)層的材料為摻 入 R 的 CoFe，R 為 B、Al 和 Ni 至少其中之一。

本發明公開了一種酸性烤藍工藝制備高飽和磁通密度軟磁復合材料的方法。采用酸性烤藍工藝在軟磁合金粉末表面包覆由尺寸均勻的納米Fe3O4形成的包覆層，經粘結、壓制成型、熱處理工藝，制備新型的軟磁復合材料。本發明的優點是：采用酸性烤藍工藝制備Fe3O4方法簡單，并且容易控制Fe3O4層的厚度, 由于該反應是原位反應，因此制備的絕緣層致密，與磁粉的結合度高。與傳統的軟磁復合材料相比，由于絕緣層為亞鐵磁性的Fe3O4，有效減少了磁稀釋現象，從而可以得到具有高飽和磁通密度、高磁導率的軟磁復合材料。

本發明公開了一種堿性烤藍工藝制備高飽和磁通密度軟磁復合材料的方法。采用堿性烤藍工藝使磁粉表面氧化生成一層均勻的Fe3O4的絕緣層，然后經粘結、壓制成型、熱處理工藝，制備新型軟磁復合材料。本發明的優點是：采用堿性烤藍工藝制備的Fe3O4是在軟磁粉末的表面原位生長，因此絕緣包覆層與磁粉之間結合度高，并且包覆均勻致密；由于Fe3O4具有較高的電阻率，因此具有較好的絕緣效果；另一方面，用亞鐵磁性的Fe3O4作為絕緣包覆劑，克服了傳統非磁性物質作為包覆劑的磁稀釋現象，可以獲得更高的磁導率及磁通密度；堿性烤藍工藝操作簡單，成本較低，有利于實現工業化生產。

本發明公開了一種基于磁真空泄漏原理的漏磁檢測方法及其裝置。該方法為①將待檢測導磁構件磁化；②在上述被磁化的導磁構件外圍，剔除已有背景磁場，形成磁真空區域；③采用磁敏元件布置于磁真空區域，拾取無磁壓縮效應的缺陷漏磁場并轉化為電壓信號，如果電壓信號中存在突變，則說明待檢測導磁構件中存在缺陷，否則無缺陷。裝置采用穿過式線圈對被檢測導磁構件實施局部磁化，以便激發出該磁化區域內導磁構件上缺陷的漏磁場；在其內腔布置永磁體對，產生反向磁場與原背景磁場疊加抵消，形成磁真空區域以供缺陷的漏磁場泄漏擴散進來，同時消除由

已有樣品/n本發明提供了一種趨磁細菌及利用其制備磁性磁小體的方法。從淡水中分離出一種能產生磁性磁小體的趨磁螺菌Magnetospirillumsp.ME-1。該菌株為大小2.62~4.83x0.44~0.62μm的趨磁螺菌，含有由10~31個磁小體顆粒組成的磁小體鏈，磁小體成分為四氧化三鐵（Fe3O4），形態為立方八面體或立方體，大小為26-40nm。該菌株發酵性能優良，所產生的磁小體具有極大的產業化推廣前景

本發明公開一種磁納米溫度成像方法，首先，對磁納米粒子樣品所在區域同時施加恒定直流磁場和交流磁場，采集磁納米粒子的交流磁化強度信號，檢測出各奇次諧波幅值；然后，將恒定直流梯度場替換為含梯度磁場的組合直流磁場，采集磁納米粒子的交流磁化強度信號，檢測出各奇次諧波幅值；計算兩次諧波幅值差值；利用朗之萬函數的泰勒級數展開建立奇次諧波差值與溫度的關系式，求解關系式獲得在體溫度；最后，改變直流梯度場至下一位置，直到完成整個一